Применение инструмента SVAN статического анализа описаний аппаратуры для верификации открытых тестовых наборов

Панова С.М. (ИСП РАН, Москва, Россия; РЭУ, Москва, Россия)
Смолов С.А. (ИСП РАН, Москва, Россия; РЭУ, Москва, Россия)
Волкова М.М. (ИСП РАН, Москва, Россия; РЭУ, Москва, Россия)

Аннотация

В статье представлены результаты экспериментального анализа инструмента SVAN статического анализа описаний цифровой аппаратуры на языках Verilog и SystemVerilog. Инструмент разрабатывается в ИСП РАН и предоставляет средства формального и эвристического анализа HDL-описаний, нацеленные на выявление синтаксических ошибок, нарушений стиля оформления кода, проблем безопасности. Эксперименты, проведенные на описаниях из открытого тестового набора hdl-benchmarks, демонстрируют более высокую эффективность SVAN в сравнении с открытым инструментом Verilator и проприетарным инструментом Synopsys VCS. В частности, SVAN обнаружил на 73% больше типов ошибок и на 23-25% больше ошибок в целом. Ключевые преимущества инструмента SVAN состоят в более высоком уровне локализации ошибок и развитой типологии ошибок. К выявленным недостаткам инструмента SVAN относится ограниченная поддержка RTL-моделей, в которых используется несколько языков описания. Полученные результаты подчеркивают потенциал SVAN как конкурентоспособного инструмента статического анализа в области автоматизации проектирования цифровой аппаратуры.

Полный текст статьи в формате pdf

Ключевые слова

Издание

Для цитирования